Ein vernetztes Gerät wirkt fertig, wenn die Software läuft. Angreifer und Regulierer schauen zuerst, ob der Vertrauensanker im Silizium sitzt. Updates lassen sich patchen, Konfigurationen zurücksetzen. Was im Chip fehlt, holt man später nicht nach.
Genau dort setzt das RISC-V Secure Element an, das die Fraunhofer-Institute IIS, AISEC und EMFT am 6. Juli 2026 vorgestellt haben: ein Vertrauensanker, der in Deutschland designt und gefertigt wurde und als eigenständiger Chip oder als SoC-Komponente dienen soll.
Ausgangspunkt ist OpenTitan — offene Hardware, deren Pläne öffentlich einsehbar sind. Darauf aufbauend fertigten die Institute den Chip in der GlobalFoundries-Technologie 22 nm FDSOI in Dresden. Die Presse spricht von 22 nm FDSOI, das Produktblatt von 22FDX® — dieselbe Dresdner Linie. Design und Fertigung in Deutschland sollen Souveränität und Transparenz über die Wertschöpfungskette schaffen.
Andreas Seelos-Zankl, Projektleiter am Fraunhofer AISEC, fasst den Anspruch so: Transparenz sei bei Sicherheit besonders wichtig; Ziel sei es gewesen, aus öffentlich verfügbarer Hardware einen Chip zu bauen, der in Deutschland designt und gefertigt wird. Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS, geht weiter: Cybersicherheit lasse sich nicht nachträglich hinzufügen — sie müsse von Anfang an im Silizium verankert sein. Mit dem Secure Element sei eine offene, europäische Hardware-Root-of-Trust entstanden, die heutigen Angriffen, der Post-Quantum-Ära und Vorgaben wie dem Cyber Resilience Act gewachsen sein soll.
Was der Chip können soll
Das Produktblatt beschreibt den Kern als gehärteten 32-Bit-Ibex. Darauf setzen Secure Boot und Secure Update — auch mit Post-Quanten-Verfahren —, Geräteidentität über DICE sowie Remote Attestation. Dazu kommen Schlüsselspeicher und API, Hardware-Beschleuniger für klassische und post-quantensichere Kryptografie, Alert-Handler, Memory- und Bus-Scrambling sowie eine Entropiequelle, die auf NIST- und BSI-Anforderungen vorbereitet ist.
Bei den Algorithmen nennt das Blatt unter anderem AES, HMAC/SHA-2, KMAC/SHA-3, SLH-DSA sowie einen Big-Number-Beschleuniger für RSA, ECC, ML-DSA und ML-KEM. Das Fraunhofer AISEC hat die Post-Quanten-Verfahren so in Hardware umgesetzt, dass Operationen trotz begrenzter Rechenleistung im Millisekunden-Bereich bleiben sollen — praxistauglich, nicht nur Labor-Demo.
Wichtig für die Einordnung: Das Produktblatt wirbt mit „Certifiable for Common Criteria EAL 4+“ — zertifizierbar, nicht bereits zertifiziert. Das ist eine Design- und Evaluierungsaussage, kein fertiges Zertifikat in der Schublade.
CRA: Anker im Silizium, nicht nur Papier
Der europäische Cyber Resilience Act verlangt von Herstellern vernetzter Produkte Security by Design, Vulnerability Handling, Lifecycle-Support und nachweisbare Compliance. Das Produktblatt übersetzt das in Hardware-Bausteine: Root of Trust, Schlüsselhaltung, Krypto-Beschleunigung, Secure Boot, Lifecycle und Tamper Resistance. Fraunhofer positioniert den Chip ausdrücklich als Hilfe, CRA-Anforderungen zu erfüllen — mit Ansprechpartnern in der EU.
Das ist physische Verankerung im Chip, kein Softwareschild und keine reine Papier-Compliance. Wer Geräte baut, braucht irgendwann einen Ort, an dem Schlüssel und Boot-Pfade nicht im Klartext der Applikation liegen. Genau diesen Ort soll das Secure Element liefern — als Standalone-MCU oder eingebettet in ein größeres SoC, paketiert und getestet in der EU, prototypisch auch auf FPGA.
Kleine Stückzahlen als Alleinstellung
Großserien-Hersteller rechnen anders. Seelos-Zankl betont das Alleinstellungsmerkmal: Für große Chiphersteller sei es nicht wirtschaftlich, Varianten in kleinen Stückzahlen zu fertigen; Fraunhofer könne Anpassungen machen und Unternehmen so auch kleinere Stückzahlen ermöglichen. Über die Kooperation mit GlobalFoundries in Dresden sollen Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen in kleinen und mittleren Stückzahlen realisierbar sein — oder als kundenspezifischer Anker in einem größeren SoC.
Das Produktblatt ergänzt: Small-volume production possible, kundenspezifische Instruction-Set-Erweiterungen und Co-Prozessoren, kryptografische Agilität mit Hardware-Unterstützung für weitere Verfahren. Für Industrie- und Spezialgeräte, bei denen Masseproduktion keine Option ist, ist das die eigentliche Story — nicht eine erfundene Marktprognose.
Open Source ersetzt keine Labortests
Offene Hardware schafft Prüfbarkeit. Ob sie physischen Angriffen standhält, zeigt sich laut Presse erst im Labor. Das Fraunhofer AISEC kündigt an, die Widerstandsfähigkeit in seinem Common-Criteria-EAL7-zertifizierten Hardware-Sicherheitslabor zu evaluieren — Seitenkanäle, Fault Injection, optische Analyse. Das Fraunhofer EMFT will komplementär im CC-EAL6-Labor Reverse Engineering und Chip-Scanning bis in den Nanometerbereich einsetzen.
Zwei Ebenen also: EAL4+ als angestrebte Produktzertifizierbarkeit laut Blatt; EAL6/EAL7 als Labor-Evaluationsrahmen der Institute. Open Source ersetzt diese Tests nicht. Wer „offen“ mit „fertig geprüft“ verwechselt, liest die Presse falsch.
Der Anker sitzt unten
Software-Patches und organisatorische Prozesse bleiben nötig. Der Unterschied dieses Stücks: Der Vertrauensanker sitzt im Silizium, in Dresden gefertigt, auf OpenTitan-Basis, mit Post-Quanten-Krypto in Hardware und einem klaren Pfad zu Secure Boot, Update und Attestation. Für Hersteller, die CRA-Nachweise und Souveränitätsargumente brauchen, ohne Millionenstückzahlen, ist genau diese Kombinationsfähigkeit der Punkt — anpassbar, EU-nah, laborgeprüft geplant.
Was das Secure Element nicht ist: ein fertiges EAL4+-Zertifikat, kein Ersatz für Lifecycle-Pflichten und keine Garantie gegen jede Angriffsklasse vor Abschluss der angekündigten Labortests. Was es sein will, steht in Presse und Produktblatt: ein deutscher, prüfbarer Hardware-Root-of-Trust für vernetzte Geräte — vom Alltag bis zur Industrie.
Für diesen Artikel wurden KI-gestützte Recherche- und Editierwerkzeuge verwendet. Der Inhalt wurde redaktionell geprüft.
